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內湖-CMBU-研發處-FPGA研發工程師
APAC
Taiwan
Neihu District, Taipei City1.負責使用 Verilog、SystemVerilog 和 VHDL 將 ISP 演算法實作到FPGA中。 2.根據產品特性和效能要求定義 ISP 硬體架構，並最佳化設計以減少FPGA閘數和降低功耗。 3.與演算法團隊密切合作，將ISP算法實現於FPGA系統上。 其他條件 1. 具備 Altera 和 Xilinx FPGA 的經驗/知識。 2.具備 CMOS 影像感測器和影像訊號處理 (ISP) 的經驗/知識。 3.具備…
Cmos FPGA SystemVerilog Verilog VHDL