[115 年度智匯菁英選拔賽｜投遞後另約面談] 硬體系統設計工程師 (System Design Engineer) _ CTO Office (台北)

我們專注於前瞻技術開發，致力於將複雜的AI演算法轉化為高效能晶片架構。誠摯邀請熱愛挑戰、渴望定義未來的你，加入台達晶片設計團隊。在這裡，你的電路設計都將成為未來資料中心、機器人、智慧製造、永續能源的動力核心。開拓台達電子全球未來事業版圖，這就是屬於你的技術舞台！

本職缺主要工作內容:
1.負責Edge AI系統(Board Level) 的架構設計、電路圖設計與 PCB 佈局（Layout）審查。
2.FPGA設計與驗證：利用 FPGA 進行Edge AI演算法的前期驗證、簡易硬體描述語言（RTL）編寫、與硬體加速架構調校。
3.與研發團隊SW/HW/Layout及台達產品工廠端合作, 並自主掌握硬體設計品質與產品設計開發進度。
4.IC 驗證與系統級除錯：針對 AI SoC/晶片進行 Bring-up、週邊介面功能驗證、硬體效能測試。
5.量產支援與測試：協助進行 EMI/EMC 晶片端與板級的防護設計與認證測試，排查硬體設計盲點。

Requirements

學歷：大學以上
1. 基本需求
- 具備電子電路設計與分析能力，熟悉 OrCAD 及 Allegro 軟體操作。
- 熟練操作示波器、邏輯分析儀、三用電表等儀器，具備電路圖設計及修改、排查Hardware bug、手動焊接的能力。
- 熟悉常見高速與低速周邊通訊協定（如 PCIe, I2C, SPI, UART, MIPI, Ethernet …..）。
- FPGA 開發能力：熟悉 Verilog，具備 Xilinx (AMD) 或 Intel (Altera) FPGA 開發與除錯工具（如 Vivado, Quartus）之實務經驗。

2. 加分要素
- 具備 AI 加速晶片硬體開發或整合經驗者尤佳。
- 熟悉 Xilinx Vivado HLS（高階綜合，用 C/C++ 寫 FPGA）或對深度學習模型在 FPGA 上的硬體架構（如 DPU）有基本認識
- 具有處理安規或EMI/EMC Debugging經驗者。