Front-end Design/Verification Engineer【1 year contractor】

1.作為glitch flow and methodology 與DV EDA tool(包含 AI EDA) 窗口, 協助User report issues to EDA tool vendors, 解決Tool 使用相關問題
2.協助開發glitch methodology與維護glitch tool etc. 相關 EDA(包含 AI EDA) and DV script, flow.
3. 協助開發自動化程式或Agentic automation flow
4.Design verification的執行與資料收集分析
5.Documentation

Requirements

學歷要求: 大學、碩士
科系要求: 電機電子工程相關、資訊工程相關, 如: 電機/電子/電控/控制/通訊/電信/動機/機械/資科/資工/光電/物理/數學/航太
上班地點: 新竹市聯發科V棟
管理責任: 不需負擔管理責任
出差外派: 無需出差外派
語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
擅長工具: UNIX /Linux, 程式語言(Python, Perl, Shell scripting etc.)
工作技能: 對 RTL 有基本概念，熟悉UNIX/Linux command line環境