GPGPU硬件架构工程师

（一）硬件架构设计与模块定义
1.负责 GPGPU 芯片硬件架构整体方案设计，聚焦计算单元、存储单元、互联单元三大核心硬件模块的规格定义、逻辑架构设计与技术选型。
2.主导计算核心硬件设计，包括 SIMT 阵列、CUDA Core/Tensor Core/SFU 运算单元的硬件实现方案，定义运算精度（FP8/FP16/FP32/INT4）硬件支撑逻辑。
3.负责存储层次硬件架构设计，涵盖寄存器堆、L1/L2 Cache、共享内存、显存控制器的硬件逻辑规划、带宽与延迟优化。
4.设计片上互联（NoC）、外部高速互联（PCIe 5.0/6.0、Chip2Chip 类）的硬件架构，解决多核心、多芯片互联的带宽瓶颈与时序问题。
（二）硬件方案落地与协同开发
1.输出硬件架构设计文档（Architecture Spec、Micro-arch Spec），明确硬件模块接口、时序约束、功耗与面积（PPA）目标，指导前端硬件设计与验证。
（三）性能与功耗优化
1.基于硬件架构特性，搭建硬件级性能仿真模型，分析计算单元利用率、访存带宽、时序瓶颈，提出硬件层面的性能优化方案并落地验证。
2.主导 GPGPU 硬件功耗优化，从架构层面优化电源管理、时钟域设计、运算单元闲置控制等，确保硬件方案满足能效比目标。
3.结合先进工艺特性，优化硬件架构与工艺的适配性，平衡面积、性能与功耗。

（一）基本条件
1.学历：计算机科学与技术、微电子、电子工程、集成电路等相关专业，硕士及以上学历；优秀本科需5 年以上相关经验。
2.经验：2年以上 GPGPU/高性能芯片硬件架构设计经验，有完整 GPGPU 芯片从硬件架构定义到流片的项目经验者优先。
3.熟悉主流 GPGPU 硬件架构（NVIDIA Ampere/ADA、AMD RDNA），了解 AI 训练/推理、HPC 场景对 GPGPU 硬件的需求。
（二）核心硬件技能
1.精通 GPGPU 硬件体系结构，深入理解 SIMT 架构、存储层次硬件原理、高速互联协议（AXI/ACE、PCIe、DDR、Scale UP 互连）。
2.熟练掌握硬件架构设计方法，能独立完成硬件模块的架构定义、方案设计，具备较强的硬件逻辑抽象能力。
4.具备硬件性能建模与分析能力，熟练使用 GPGPU-Sim、gem5、SystemC 等仿真工具，能定位硬件性能瓶颈并提出优化方案。
5.了解先进工艺（7nm/5nm）、Chiplet 技术、先进封装方案，能结合工艺特性优化硬件架构设计。
（三）软技能要求
1.具备系统级思维，能从硬件架构层面统筹性能、功耗、面积，具备较强的问题分析与解决能力。
2.优秀的跨团队沟通、项目推动能力，能高效协调前端、验证、后端等多团队，推动硬件架构方案落地。
3.具备较强的学习能力与创新意识，能快速跟踪业界前沿硬件技术，并转化为实际架构设计方案。
4.具备良好的文档撰写能力，能清晰输出架构设计文档、技术报告。
四、加分项
1.有 1 代及以上商用 GPGPU/NPU 芯片硬件架构设计或流片经验。
2.主导过 Tensor Core、混合精度运算、稀疏计算等核心硬件模块的设计与实现。
3.熟悉 GPGPU 硬件融合架构设计。
4.有 Chiplet 互联、3D 封装相关硬件架构设计经验。
5.拥有 GPGPU 硬件相关专利或顶会（ISCA、MICRO、HPCA）论文。
熟悉 GPU 编译器、驱动与硬件架构的协同优化