SoC设计高级工程师(LPDDR)

SoC-存储接口专家
岗位职责
负责SoC LPDDR内存子系统顶层架构设计、内存控制器/PHY IP选型、模块划分、总线交互与拓扑方案制定，输出子系统规格书、架构文档、时序与功耗规范，完成全流程集成落地与技术评审。
精通LPDDR4X/5/5X/6主流JEDEC协议标准，熟练掌握内存PHY链路训练、时序配置、速率适配、读写校准机制，解决高速内存链路误码、训练失败、降频、稳定性异常、兼容性问题，保障全速率稳定运行。
主导LPDDR内存系统带宽、吞吐率、读写时延专项优化，结合GPU/NPU/多媒体业务访存特征，制定NoC总线QoS、访存优先级、带宽分配策略，解决整机带宽瓶颈、业务抢带宽导致的卡顿、掉帧、推理延迟问题。
负责LPDDR子系统DVFS动态调频调压、自刷新、深度休眠、低功耗调度策略设计与调优，兼顾高带宽业务性能,实现PPA最优平衡。
负责LPDDR高速内存接口信号完整性、电源完整性评估与优化，配合PCB、SI团队完成链路仿真、阻抗匹配、时序收敛、EMI/ESD整改，适配高端工艺与长走线场景，保障高温、高压、全工况稳定工作。
主导LPDDR子系统硅前验证方案设计、协议一致性、压力、高低温全场景用例覆盖，配合验证团队完成覆盖率收敛；负责硅后Bring-up、整机兼容性调试、内存稳定性拷机、量产问题攻关与复盘。

任职要求
本科及以上学历，微电子、电子工程、通信工程、计算机体系结构相关专业，6-8年及以上SoC LPDDR内存子系统架构、IP集成、调优与量产落地经验。
精通LPDDR4X/5/5X/6 JEDEC协议、内存控制器、高速PHY架构，深入掌握内存链路训练、时序校准、SI/PI完整性设计、高低温稳定性优化，具备丰富的高速内存问题定位与攻坚经验。
深入掌握SoC NoC总线架构、访存QoS调度、内存DVFS功耗管理、自刷新低功耗机制，熟悉AI芯片中常见各子系统CPU/GPU/NPU/多媒体多业务并发访存特征，具备成熟的内存系统PPA优化、整机性能功耗平衡实战能力。
具备旗舰手机、AI终端、车载智能SoC LPDDR内存项目量产经验，有LPDDR6/5X、下一代高速内存架构预研落地经验者优先。
逻辑严谨，具备独立架构设计、复杂问题定位、跨团队协同能力，可独立负责存储接口子系统整体技术方案。