SoC设计工程师

·负责下一代高性能SoC的系统级架构设计与工程实现，支撑具身智能芯片的全芯片集成与量产交付。
·主导从系统架构定义、IP集成、总线/互连规划到物理实现协同的全流程，确保SoC在性能、功耗、面积（PPA）及良率上的最优平衡，推动芯片在先进工艺节点下的成功流片与规模量产。

·具备3年以上复杂AP芯片、大型AI芯片或高性能SoC开发经验，且至少主导过一次从架构定义到量产（Mass Production）的完整SoC设计周期
·精通SoC系统架构设计方法学，对IP选型与集成、总线架构（AXI/ACE/CHI）、片上网络（NoC）及系统一致性（Cache Coherency）有深入理解
·深入理解复杂SoC的集成挑战，对多核CPU子系统、GPU/NPU加速器、DDR/LPDDR存储接口、高速IO（PCIe/USB/Display/Ethernet）及安全子系统的协同设计与性能调优有深刻认知
·具备卓越的SoC集成能力，精通IP hardening、时钟/复位架构、电源域划分、低功耗策略（UPF/CPF）及跨Die/Chiplet互联设计
·拥有丰富的总线性能分析与优化经验，精通系统级性能建模、带宽/延迟分析及QoS（Quality of Service）机制设计
·具备对物理实现（Floorplan、时序收敛、SI/PI）的深入理解与协同优化能力，能够在架构阶段预判并解决时序、拥塞与功耗挑战
·拥有成功量产经验，熟悉DFT（可测试性设计）、良率优化、ESD/Latch-up防护及封装协同设计流程

【加分项】
·主导过先进工艺（5nm及以下）复杂AP或大型AI芯片的成功量产项目
·拥有多Die Chiplet、UCIE/C2C互联或先进封装（2.5D/3D）背景下的SoC集成经验
·熟悉车规级SoC设计流程，具备ISO 26262功能安全或AEC-Q100可靠性设计经验
·拥有丰富的验证驱动设计（Design-for-Verification）及可测性设计（DFT）经验
·具备较强的跨团队协作能力，曾与物理设计、封装、测试及软件驱动团队紧密配合完成量产交付