Realtek

數位IC驗證資深工程師/專案副理R1

New APACSenior

Verifies a CPU design at Realtek in Hsinchu: owns test plans and testbench implementation, runs block- and top-level verification with SystemVerilog, SVA and UVM, and applies formal property checking. Needs solid computer-architecture fundamentals and a master's degree in EE/CS/electronics.

SystemVerilog Uvm

SOC 數位IC驗證工程師/資深工程師(DV)

New APACSenior

Bluetooth Perl Python SerDes SystemVerilog +2 skills

Key qualifications: 1. Master degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment…

SOC數位IC驗證副理/經理(DV)

SystemVerilog Uvm Verilog

Key qualifications: 1. MS degree with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure…

WLAN數位IC驗證工程師

Perl SystemVerilog Tcl Verilog VHDL

1. MS degree or above with EE or CS background 2. 1 year experience or above in IC design/verification 3. Familiar with SystemVerilog and Vera. Verilog or VHDL familiarity an advantage 4. Good knowledge on Wireless…

116年度研發替代役&預聘_應屆畢業人才-數位IC驗證工程師

New APACJunior

C++ SystemVerilog Verilog

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、電控、資工、資科等相關科系，並具備下列任一條件者佳： a. 熟悉 C/C++、硬體描述語言 (Verilog) 和驗證語言 (Vera/systemVerilog)。 b. 具 IC 設計經驗者佳。 c. 對晶片設計驗證或程式設計有濃厚興趣者。

機器學習工程師

Agentic AI AI Automation Data Engineering Data Science +17 skills

職務說明： 1. 負責協助公司內部產品開發流程的智慧化與自動化 2. 提升 Digital Design Verification (DV) 的驗證效率與品質 3. 工作常與不同部門協調和討論需求，重視團隊溝通與合作，互相支援提醒職務內容： 1. 將機器學習與人工智慧導入現有的工作流程，並與自動化系統整合 2. 與前端、後端工程師及數位設計驗證 (DV) 工程師合作，開發客製化的 data-driven 應用程式 3. 建構…

全端與自動化工程師

Agentic AI AI Airflow API Automation +23 skills

職務說明： 1. 負責協助公司內部產品開發流程的智慧化與自動化 2. 提升 Digital Design Verification (DV) 的驗證效率與品質 3. 工作常與不同部門協調和討論需求，重視團隊溝通與合作，互相支援提醒職務內容： 1. 開發與維護前後端系統、資料庫、API、自動化工具 2. 開發維護與內、外部系統工作流 & 資料流的串接 3. 與機器學習工程師及數位設計驗證 (DV)…

數位IC驗證工程師R2

工作項目： Verification for High Speed PHY projects, which includes: 1. Responsibility for test plans, testbench documentation and implementation. 2. Use SystemVerilog language, SVA and UVM methodology for block level…

Rtl SystemVerilog Uvm

CPU數位IC驗證工程師

Assembly C++ Perl Python SystemVerilog +1 skills

Verification for microprocessor designs. Desired skills and experience includes: 1. Experience in processor design verification: test planning, testbench development, and documentation 2. Knowledge of assembly…

資深數位IC驗證工程師C4(台南)

New APACSenior

PCIe Perl SystemVerilog Uvm

Tainan

工作項目： 1. 開發維護 in-house VIP 2. 支援產品線 IC 驗證計劃工作地點：台南科學園區應徵條件： 1. 大學、碩士以上；電機、電機與控制、資訊科學、自動控制、通訊工程、電信、資訊工程、電子、動力機械相關科系畢業為主。 2. 熟悉 SystemVerilog 驗證語言和 perl 相關 scripts。 3. 熟悉 UVM 或 VMM methodology 。 4. 熟悉 PCIE/USB/SATA 等…

數位IC驗證工程師R1