116年度研發替代役&預聘_應屆畢業人才-可測試設計(DFT)工程師
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Description
應徵條件：
1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。
2. 碩士以上；電機、資訊等相關科系，並具備下列任一條件者佳：
a. 熟悉 Verilog RTL、Synthesis、Simulation、Timing Analysis 等相關 IC Design Flow。
b. 熟悉 Design for Testability 技術 (Scan / ATPG、Delay Test、Memory BIST 等)。
c. 有 DFT Tools 使用經驗 (如 DFT Compiler、TetraMAX、FastScan 等)。
d. 對於 Nanometer / SoC DFT Implementation、開發推廣設計流程有興趣者。