電腦輔助設計DRC/LVS工程師

CAD1部｜DRC / LVS / LPE 工程師
一、部門簡介
CAD1部主要負責 IC 設計流程中的實體驗證與寄生參數萃取環境建置，涵蓋 DRC、LVS、LPE 等核心 CAD 技術，支援先進製程、記憶體產品、客製化 layout 驗證、rule deck 開發、PDK 對接與自動化流程建置。
本職務需與 TD、Layout、Circuit design、ME、Foundry/外部合作單位密切合作，確保設計規則、驗證流程與實際 layout 結果一致，提升設計品質、驗證效率與 tape-out 穩定度。目前工作也延伸至 3DIC、multi-die、HBM、hybrid bonding 等新型封裝與多晶片整合相關 CAD 挑戰。

二、主要工作內容
1. DRC Rule Deck 開發與維護
依據製程 Design Manual / Rule Spec / ESD 撰寫與維護 DRC deck。
將製程規則轉換為可驗證的 Calibre rule command。
建立 test case、驗證golden layout、regression flow，確認 rule deck 正確性。
分析 false error、missing check、corner case，持續提升 deck 品質。
2. LVS 驗證流程建置與除錯
維護 ICV LVS rule deck、device recognition、connectivity extraction 與 netlist comparison flow。
協助 layout / circuit design team 分析 LVS mismatch、short/open、device parameter mismatch 等問題。
釐清問題來源為 layout、schematic、rule deck、device definition 或 flow setting。
3. LPE / PEX 寄生參數萃取支援
建置與維護寄生參數萃取流程，如 RC extraction、net mapping、device mapping、post-layout simulation support。
協助分析 LPE 結果與 circuit simulation 間的差異。
支援先進製程、記憶體 array、custom circuit、high-speed interface 等 layout extraction 需求。
4. CAD Flow 與自動化開發
使用 Tcl、Python、Shell 等工具開發layout自動化流程。
建立 runset、command file、log parser、report generator、QA regression flow。
改善 DRC/LVS/LPE runtime、debug efficiency 與 release quality。
5. PDK / Foundry / 內部流程整合
驗證 PDK、rule deck、tech file、layer map、device map、constraint file 的完整性與一致性。
協助導入新製程、新工具版本、新 OS 環境與新 CAD flow。
支援內部使用者問題排查、教育訓練與文件化。
6. 跨部門技術溝通與問題解決
與 TD 確認 rule intent，避免規則認知差異造成誤抓或漏抓。
與 Layout team 合作分析 verification error，提供 debug 建議。
與 Circuit design team 釐清 LPE、LVS、sign-off 相關議題。
參與新 node、新產品、新平台的 CAD 支援規劃。
三、必要條件
電機、電子、資工、物理、工程科學或相關理工科系畢業。
熟悉 IC layout 基本概念，如 layer、polygon、net、device、cell hierarchy、GDS/OASIS。
具備 DRC、LVS、LPE/PEX 任一領域經驗。
熟悉 Linux/Unix 操作環境。
具備基本 script 開發能力，例如 Tcl、Python、Perl、Shell。
具備良好的問題分析能力，能從 log、layout、rule deck、netlist 中定位問題。
能閱讀英文技術文件、tool manual、design rule document。
具備跨部門溝通能力，能將技術問題整理成清楚的說明與改善方案。
四、加分條件
熟悉 Siemens Calibre DRC/LVS/xRC、Synopsys StarRC、IC Validator 或相關 EDA tool。
具備 SVRF、TVF、PEX rule、device extraction rule 撰寫經驗。
有 memory、DRAM、analog、custom layout 或先進製程支援經驗。
熟悉 PDK release、CAD flow release、regression test、QA methodology。
具備 GDS/OASIS data processing、layout auto generation、pattern generation 經驗。
有 DRC/LVS/LPE runtime improvement 或 large-scale layout debug 經驗。
有 2.5D/3DIC、TSV、hybrid bonding、HBM、multi-die verification 經驗尤佳。
具備良好的文件撰寫能力，能建立 guideline、debug note、training material。
五、適合的人格特質
喜歡分析複雜問題，能耐心追查 root cause。
對 IC layout、EDA tool、CAD flow 有興趣。
做事細心，重視驗證品質與 release 正確性。
願意與不同單位溝通，能把模糊需求轉成可執行規格。
喜歡透過自動化改善重複性工作。
面對新製程、新工具、新技術時，願意持續學習與建立方法論。
六、職務發展方向
此職位未來可往以下方向發展：
DRC / LVS / LPE sign-off flow owner
Rule deck / PDK methodology owner
CAD automation / verification platform developer
Advanced node / 3DIC / HBM CAD solution owner
CAD project lead / technical lead