数字IC前端/中端实现工程师

负责数字IC模块/SoC级 低功耗设计流程，编写与维护 UPF（Unified Power Format），完成电源域划分、隔离/电平转换/电源开关等低功耗结构的实现与检查。
负责 SpyGlass CDC/RDC/Lint 检查，分析跨时钟域路径，制定 CDC 约束与豁免策略，推动设计端修复亚稳态与复位域问题。
负责 逻辑综合（Synthesis），完成 RTL 到门级网表的综合、时序约束（SDC）编写与优化，输出面积/功耗/时序报告。
负责 形式验证（Formal），包括 RTL vs 网表、网表 vs 网表的一致性检查（LEC/Formality/Conformal），确保综合、DFT、低功耗插入等步骤不改变功能。
负责 静态时序分析（STA），完成时序约束检查、时序报告分析、跨时钟域/多周期/虚假路径约束，推动前端/后端修复时序违例。
与前端设计、DFT、后端PR、封装/系统团队协作，完成从 RTL 到签核（signoff）的中端实现与质量把关。
参与流程自动化脚本开发（Tcl/Python/Perl/Makefile），提升 UPF/CDC/综合/Formal/STA 的回归效率。

微电子、集成电路、电子工程、计算机等相关专业，本科及以上学历。
熟悉数字IC设计流程，具备 UPF、SpyGlass CDC、综合、Formal、STA 中至少 3 项实际项目经验。
熟练使用主流 EDA 工具，例如：
综合：Design Compiler / Genus）
STA：PrimeTime
Formal：Formality
CDC/Lint：SpyGlass
UPF：UPF 编写与低功耗检查流程
掌握 SDC 时序约束 编写，理解建立/保持时间、时钟域、多周期路径、虚假路径、OCV/AOCV/POCV 等概念。
熟悉 Tcl/Shell/Python/Perl 中至少一种脚本语言，能独立开发或维护流程脚本。
具备良好的问题定位能力，能阅读时序报告、CDC 报告、Formal 失败点并推动修复。
有 SoC/子系统/大型模块 中端实现经验者优先。