資深FPGA工程師(SoC Logic Design)

【工作內容】
1. 核心邏輯開發與重構：負責將核心功能之演算法邏輯轉化為高效能、可合成之 RTL 模組。
2. 高速數據通路設計：設計並優化 SoC 內部之 Data Path，包含 AXI-Stream 處理、Buffer 管理與存儲架構。
3. 系統級整合與佈署：負責 PCIe / DDR 等高速外設 IP 之整合，並確保其與 SoC PS 端的連動穩定性。
4. 實體化效能達成：執行時序約束撰寫（XDC）與時序分析，解決合成過程中的各類報錯，確保硬體穩定度。

【經驗】
1. 具備從架構設計、RTL 撰寫、功能模擬（Simulation）到 實體化（Implementation）與硬體調測 的完整開發循環經驗
2. 具備 Xilinx Zynq / MPSoC 異構架構開發經驗者佳

【技術】
1. 精通 Verilog / SystemVerilog，能將高階演算法轉化為高效能的平行處理架構
2. 精通 Xilinx Vivado 工具鏈，具備從 RTL 合成、佈局佈線到 Bitstream 生成的完整 Debug 能力，能獨立解決 Implementation 階段之關鍵報錯
3. IP 整合技術：能獨立整合 PCIe Endpoint、DDR4 Controller、AXI-Stream Interconnect 等高速 IP