1. 與演算法團隊合作，分析 DSP 演算法之數學模型與運算需求。 2. 根據效能、面積與功耗需求，設計對應的數位硬體架構。 3. 使用 Verilog 撰寫 RTL 程式碼，實現演算法硬體化。 4. 撰寫 testbench 並進行功能模擬與驗證 (Functional Simulation / Verification)。 5. 支援ASIC synthesis、timing closure 相關工作。 6.…
1. Knowledge of DSP based high speed link PHY architecture/algorithm design (Includes but not limit to FFE/DFE/MLSD/Non-linear Compensator/FEC/Timing Recovery/Transceiver State control flows). 2. Experience in building…
Connect over MCP — free, no account needed to search.