SoC芯片设计资深工程师

负责 SoC 子系统或 IP 模块架构规划与设计，输出规格文档
使用 RTL 完成数字电路开发，保障设计满足 PPA 指标要求
熟悉数字前端全流程设计工作，按节点完成交付
协同验证、后端、软件等团队，推进子系统与 IP 模块顺利落地交付

精通 Verilog/SystemVerilog，具备扎实的 RTL 编码功底
熟练使用 VCS、Verdi、Spyglass等主流 EDA 工具
拥有复杂多子系统 SoC 项目实战经验，具备至少一次完整流片经历
芯片行业从业经验 3-8 年
岗位加分项
熟悉以太网、PCIe、SerDes 等高速接口 IP 及对应子系统设计
有 SoC 顶层、时钟、复位、低功耗、中断等模块开发经验
掌握 Python，tcl 等脚本语言