Инженер-разработчик ПЛИС (FPGA designer)
Summary
Разрабатывает и отлаживает проекты для ПЛИС на VHDL/Verilog, используя Vivado/ISE/Quartus и симуляторы Modelsim/Vivado/ISE.
Обязанности:
Разработка и отладка проектов для ПЛИС. Документирование разработанных проектов.
Требования:
Высшее (техническое) образование, предпочтительно-в области радиотехники. Опыт работы от 3-х лет в разработке и отладке проектов для ПЛИС. Опыт разработки проектов в Vivado/ISE/Quartus (на выбор). Опыт моделирования разрабатываемых проектов в симуляторах Modelsim/Vivado/ISE (на выбор). Знания VHDL/Verilog/System Verilog (на выбор). Знание основ цифровой схемотехники. Знание английского языка на уровне чтения технической документации. Возможны редкие командировки. Преимуществами будут: Умение осуществлять временную оптимизацию разрабатываемых проектов. Знание скриптовых языков TCL, Python. Знание стека сетевых протоколов TCP/IP. Опыт работы с Wireshark. Опыт работы с 10/100/1000 Gbit Ethernet, DDR2/DDR3.