數位IC設計工程師 | Middle-end

Arvinsa 正在招募 Middle-End ASIC Engineer，加入 AI Silicon Engineering 團隊。

此職位主要負責 RTL-to-Netlist 階段的設計實作與分析，工作內容聚焦於 Logic Synthesis、Static Timing Analysis、Constraint Development 與 Design Quality Optimization，並與 RTL、SoC Integration、Verification 及 Physical Design 團隊密切合作，確保設計能順利進入後續實體實作流程。

我們也持續透過 AI、Automation 與工程框架，提升 synthesis、timing analysis 與 design closure 的效率。

• 負責 ASIC / SoC Logic Synthesis 與 Netlist Generation
• 建立與維護 synthesis flow、script 與 design constraints
• 撰寫與維護 SDC，包括 clock、I/O delay、false path、multicycle path 等 constraint
• 執行 Static Timing Analysis，分析 setup / hold timing issue
• 分析 critical path 並協助 RTL / architecture team 進行 timing optimization
• 進行 area、timing、power trade-off 分析
• 分析 synthesis warning、unmapped logic、design rule violation 等問題
• 協助處理 clock、reset、CDC 與 timing constraint 相關設計問題
• 進行 pre-layout timing analysis 與 design readiness review
• 驗證 RTL 與 synthesized netlist 一致性
• 與 RTL、SoC Integration、Verification、DFT 與 Physical Design 團隊協作
• 建立 reusable synthesis / STA methodology、automation 與 reporting flow
• 透過 AI-assisted workflow 改善 timing debug、report analysis 與 design closure 效率

我們希望你具備

• 電機、電子、資工或相關科系背景
• 熟悉 Digital IC / ASIC Design Flow
• 熟悉 Logic Synthesis 基本概念
• 熟悉 Static Timing Analysis 基本原理
• 了解 setup / hold、clock latency、clock uncertainty、timing exception 等概念
• 具備 SDC 撰寫或 timing constraint 經驗
• 熟悉 Verilog / SystemVerilog
• 具備良好的 timing debug 與問題分析能力
• 能閱讀並分析 synthesis / STA report

加分條件

具備以下任一經驗尤佳：

• Synopsys Design Compiler / Fusion Compiler
• Synopsys PrimeTime
• Cadence Genus / Tempus
• Synthesis flow development
• Advanced SDC / Timing Exception Development
• Multi-clock / Multi-mode / Multi-corner timing analysis
• Clock gating / low-power design
• UPF / Power Intent
• CDC / RDC Analysis
• Formal Equivalence Check
• DFT / Scan related timing constraint
• Physical-aware synthesis
• ECO flow
• Tcl / Python scripting
• ASIC Tape-out 經驗

我們在找什麼樣的夥伴

我們希望找到的不只是能執行 synthesis tool 的工程師，而是能真正理解 RTL、constraint 與 timing 之間關係的人。

你需要能從 timing report 中找出設計真正的瓶頸，判斷問題來自 architecture、RTL、constraint 還是 implementation assumption，並與不同工程團隊一起找到合理的解法。

在 Arvinsa，你將參與從 RTL Integration 到 implementation-ready netlist 的完整 Middle-End Flow，並一起建立更自動化、更 AI-native 的 ASIC engineering methodology。