數位IC設計工程師 | SoC integration

Arvinsa 正在招募 ASIC Design Engineer，加入 AI Silicon Engineering 團隊。

我們專注於以 AI 加速 ASIC / SoC 開發流程，工作範圍涵蓋 RTL Front-end 至 Middle-end，從 RTL Design、SoC Integration、Design Analysis、Synthesis，到 implementation-ready netlist 產出。

除了晶片設計本身，我們也持續建立 AI-assisted engineering workflow、自動化框架與輕量級工程工具，探索下一代半導體開發方式。

• ASIC / SoC RTL Design 與開發
• Digital IP、Subsystem 與 SoC Integration
• Clock / Reset / Interrupt / Bus / Memory Map 等系統整合
• RTL Simulation、Debug 與 Functional Validation
• Lint / CDC 等 Static Design Analysis
• Synthesis、Timing Constraint 與 RTL-to-Netlist Flow
• Timing / Area / Power 等 Design Quality Analysis
• Third-party IP Integration 與整合問題分析
• 建立可重複使用的 RTL Component 與 Design Methodology
• 透過 AI 與 Automation 改善 ASIC / SoC Engineering Workflow
• 與 Architecture、Verification、Software 及 Implementation 團隊共同完成晶片開發

我們希望你具備

• 電機、電子、資工或相關科系背景
• 熟悉 Verilog 或 SystemVerilog
• 具備 Digital IC / ASIC / SoC Design 基礎
• 熟悉 RTL Design、Simulation 與 Debug
• 了解基本 ASIC Design Flow
• 具備良好的問題分析與 Debug 能力
• 樂於接觸新的工具、方法與 AI-assisted development workflow

加分條件

具備以下任一經驗尤佳：

• SoC / Subsystem Integration
• ARM-based MCU / SoC Development
• AMBA AXI / AHB / APB
• CDC / Lint
• Logic Synthesis / STA
• Synopsys Design Compiler / PrimeTime / SpyGlass
• FPGA Prototyping
• Python / Tcl / C / C++
• ASIC Tape-out 經驗
• Automotive MCU / ISO 26262 / Functional Safety 經驗
• AI Coding / LLM / Agentic Workflow 實際使用經驗

我們在找什麼樣的夥伴

我們不要求你已經是 AI 專家。

我們更重視扎實的數位 IC 基礎、解決問題的能力，以及願意探索新方法的好奇心。

在 Arvinsa，你不會只負責單一 IP 或單一設計階段，而有機會接觸從 RTL、SoC Integration 到 Netlist 的完整工程流程，並一起建立 AI 時代新的 ASIC 開發方法與工程框架。